Acerca del error de compilación de la declaración de bucle eterno en Verilog hdl.

Verilog es un lenguaje que se divide en dos partes, una parte sintetizable para generar circuitos y una parte no sintetizable para escribir bancos de pruebas (scripts de prueba). El programa que publicas es la parte no sintetizable, el banco de pruebas. La parte no sintetizable está muy cerca del lenguaje C utilizado para escribir archivos de prueba.

Vi en Internet que el documento que mencionaste es "Diseño de reloj digital multifuncional basado en Verilog HDL".

La parte del código que publicaste es un archivo de prueba de simulación llamado por modelsim . en lugar de para un uso integral.

En el archivo, "El código fuente del módulo de prueba es el siguiente:" El código sobre esta oración se utiliza para síntesis. Primero necesitas entender la sintaxis de verilog y el uso de quartus y modelim. Y luego, cuando lees el periódico, te das cuenta de que septiembre todavía está lejos de la defensa, ¿verdad?

Si estás realmente interesado en FPGA, te sugiero que lo estudies seriamente. Hay un buen ejemplo. Aunque el gorrión es pequeño, tiene todos los órganos internos.