Acerca de la asignación de verilog

Con respecto a la pregunta: de hecho, si desea asignar un valor, generalmente es habitual definir primero una variable de tipo reg y luego asignar el valor directamente en el bloque de declaración siempre, similar a: reg a = 1. Pocas personas definen variables de tipo de cable y luego asignan valores. Los tipos de cable generalmente se definen cuando el módulo superior llama a la entrada y salida del módulo inferior. Este es generalmente el caso. Los comandos de asignación se utilizan generalmente como conexiones. Por ejemplo, si desea dar la salida de un módulo a otro módulo como entrada, puede asignar Entrada=Salida;

En cuanto a las dos oraciones sobre el reloj, en. De hecho, esa también es una forma habitual de escribir. Generalmente se utiliza una señal de reloj para sincronizar todo el módulo, y la señal de reloj se envía desde el archivo de la plataforma de prueba. Especialmente para proyectos grandes, esta configuración facilitará la sincronización entre varios módulos. No soy ingeniero, solo un estudiante de posgrado que estudió Verilog durante un año. asignar es equivalente a conexión y generalmente se usa para asignar el valor de una variable a otra variable sin interrupción, como conectar dos variables entre sí.

Escribí una plataforma de prueba para ti, debería estar bastante estandarizada, puedes consultar la mía y hacer modificaciones. Si no, puedes darme el código fuente y puedo ayudarte a echar un vistazo

`timescale 1ns/1ps

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