Desbarbado del código fuente de Verilog
1. ¿Cuál es la diferencia entre circuito síncrono y circuito asíncrono? (Shilan Microelectronics)
2. ¿Qué son la lógica sincrónica y la lógica asincrónica? (Prueba escrita de Hanwang)
La lógica de sincronización significa que existe una relación causal fija entre los relojes. La lógica asincrónica significa que no existe una relación causal fija entre los relojes.
3. ¿Qué es la lógica "Y cableada"? ¿Cuáles son los requisitos específicos de las características de hardware para implementarlo? (Prueba escrita de Hanwang)
La lógica AND de línea es la función de conectar dos señales de salida para lograr AND. En términos de hardware, se debe implementar con puertas OC, porque no usarlas puede causar una corriente excesiva y quemar las puertas lógicas. Al mismo tiempo, se debe agregar una resistencia pull-up al puerto de salida.
4. ¿Qué es el tiempo de preparación y permanencia? (Prueba escrita de Hanwang)
5. La diferencia entre el establecimiento y el tiempo de residencia. (Puente Nanshan)
6. Explique la definición de tiempo de configuración y tiempo de espera, y sus cambios cuando la señal del reloj se retrasa. (Desconocido)
7. Explique las violaciones de los tiempos de preparación y espera, dibuje ilustraciones y explique las soluciones. (a través de VIA
2003.11.06 Preguntas de la prueba escrita de Shanghai)
El tiempo de configuración/retención es el requisito de tiempo del chip de prueba entre la señal de entrada y la señal del reloj. El tiempo de establecimiento se refiere al tiempo que tardan los datos en estabilizarse antes del flanco ascendente de la señal del reloj del flip-flop. La señal de entrada debe llegar al chip t tiempo antes del flanco ascendente del reloj (si el flanco ascendente es válido), este t es el tiempo de configuración, el tiempo de configuración. Si no se alcanza el tiempo de configuración, los datos no pueden ingresar al flip-flop a través de este reloj. Los datos solo pueden ingresar al flip-flop en el siguiente flanco ascendente del reloj. El tiempo de espera se refiere al tiempo que tardan los datos en estabilizarse después de que llega el flanco ascendente de la señal del reloj del flip-flop. Si el tiempo de espera no es lo suficientemente largo, no se podrán ingresar datos en el disparador.
Tiempo de configuración y tiempo de espera. El tiempo de establecimiento es el tiempo que la señal de datos necesita para permanecer constante antes del flanco del reloj. El tiempo de espera se refiere al tiempo que la señal de datos debe permanecer sin cambios después de la conversión del reloj. Si no se cumplen los tiempos de configuración y espera, el DFF no muestreará los datos correctamente y se producirá metaestabilidad. Si la señal de datos dura más que los tiempos de configuración y retención antes y después de que se active el flanco del reloj, el exceso se denomina margen de tiempo de configuración y margen de tiempo de retención, respectivamente.
8. Hable sobre su comprensión de la competencia y la asunción de riesgos en la lógica digital, y dé ejemplos de cómo eliminar la competencia y la asunción de riesgos. (Shilan Microelectronics)
9. ¿Cuáles son los fenómenos de la competencia y la asunción de riesgos? ¿Cómo juzgar? ¿Cómo eliminarlo? (Prueba escrita de Hanwang)
En lógica combinacional, debido a que la ruta de la señal de entrada de una puerta ha experimentado diferentes retrasos, el tiempo de llegada a la puerta es inconsistente, lo que se denomina competencia. Producir fallos se llama riesgo. Si hay señales opuestas en una expresión booleana, puede producirse competencia y asunción de riesgos. Solución: una es agregar un término de compensación booleano y la otra es agregar un capacitor fuera del chip.
10. ¿Conoces esos niveles lógicos comunes? ¿Se pueden interconectar directamente los niveles TTL y COMS? (Prueba escrita de Hanwang)
Niveles lógicos comunes: 12 V, 5 V, 3,3 V; TTL y CMOS no se pueden interconectar directamente, porque TTL está entre 0,3-3,6 V y CMOS está entre 12 V-5 V. Las salidas CMOS se pueden interconectar directamente con TTL. Para conectar CMOS TTL, debe agregar una resistencia pull-up al puerto de salida y conectarla a 5 V o 12 V.
11. Cómo solucionar el estado metaestable. (Prueba escrita de Philips-Datang)
Metastabilidad significa que el disparador no puede alcanzar un estado confirmable dentro de un tiempo específico. Cuando el gatillo ingresa al submarino.
En estado estable, es imposible predecir el nivel de salida de la unidad, ni cuándo la salida se estabilizará en un cierto nivel correcto.
Vamos. Durante este período estable, el flip-flop genera algún nivel intermedio, o puede estar en un estado oscilante, lo cual no es así.
El nivel de salida puede caer en cascada a lo largo del flip-flop en la ruta de la señal.
12. La diferencia entre reinicio sincrónico y reinicio asíncrono en el diseño de circuitos integrados.
(Puente Nanshan)
13. Características de las máquinas de estados MOORE y MEELEY. (Puente de Nanshan)
14. Cómo procesar señales en dominios de tiempo en diseños de dominios de tiempo múltiples. (Puente Nanshan)
15. Configure el registro, mantenga el tiempo de espera y encuentre el rango de retardo de la lógica combinacional intermedia. (Prueba escrita de Philips-Datang)
Período de retardo lt - Configuración - Suspensión
16, el período del reloj es t, el tiempo máximo de configuración del flip-flop D1 es T1max y el El tiempo mínimo de configuración es T1min. El retardo máximo de un circuito lógico combinacional
El retardo es T2max y el retardo mínimo es T2min. Pregunta: ¿Qué condiciones deben cumplir el tiempo de configuración T3 y el tiempo de retención del flip-flop D2? (China
Para)
17, proporcione un diagrama de bloques de un circuito secuencial general, incluidos tsetup, tdelay, tck->; pregunte y retrase el reloj, escriba una decisión
Determina el factor de reloj máximo y da la expresión. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai)
18. Hablemos de las ventajas y desventajas de la simulación de sincronización estática y dinámica. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai)
19. Mux de cuatro niveles, de los cuales la señal de segundo nivel es la señal clave sobre cómo mejorar la sincronización. (a través de VIA
2003.11.06 Preguntas de la prueba escrita de Shanghai)
20 Proporcione un diagrama a nivel de puerta, proporcione el retraso de transmisión de cada puerta, pregunte cuál es la ruta crítica y. dar entrada.
Hace que la salida dependa de la ruta crítica. (Desconocido)
21. Simplificación de circuitos digitales del mapa de Karnaugh en términos de lógica, temporización (diferencial síncrono asíncrono), varios tipos de flip-flops (diferencial, excelente)
puntos) , Sumador completo, etc. (Desconocido)
22. Escribe expresiones lógicas en el mapa de Karnaugh. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai)
23. Simplifique F (a, b, c, d) = m (1, 3, 4, 5, 10, 11, 12, 13, 13). (vía)
Proporcione el diagrama esquemático, el diagrama de diseño y el diagrama de sección transversal P del inversor CMOS.
Un buen proceso para dibujar su curva de transferencia (Vout). Vin ), y explica
las áreas operativas PMOS y NMOS de cada segmento de la curva de transferencia (Wei
Circuit Design-Beijing-03.11.09)
26 ¿Por qué el inversor es estándar? ¿Tubo P más grande que el tubo N (Shilan Microelectronics) 27. Utilice un tubo mos para construir una puerta NAND de dos entradas (Examen escrito de Yang Zhi Electronics)
Dibuje un esquema de nivel de transistor de un puerta AND de 2 entradas cmos
Explique qué entrada responde más rápido al flanco ascendente de salida (menos retraso
tiempo). (a través de Test Circuit Design-Beijing-03.11.09)
29. Dibujar símbolos NOT, NAND, NOR, tablas de verdad y circuitos a nivel de transistor (Infineon Pen
Pruebe)
30. puerta mux de dos opciones (pregunta de prueba escrita de Shanghai VIA 2003.11.06)
31, realizar XOR con operación alternativa de mux e inv (prueba escrita de Philips-Datang)
32. Dibuje el diagrama del circuito cmos de Y = A * B C... (todas las preguntas del tema)
33 Utilice circuitos lógicos y cmos para implementar ab cd (prueba escrita de Philips-Datang)
<. p>34 Dibuje el diagrama de circuito a nivel de transistor del circuito CMOS para realizar Y=A*B C(D E) (Shilan Microelectronics)35.F(x,y,z)=xz yz '. implementado con 1.
(Desconocido)
36. Utilice el número mínimo de puertas NAND para obtener una expresión f = xxxx xxxx xxxx (en realidad
simplificada).
37. Proporcione un diagrama esquemático simple que consta de muchos NOT, NOT, NAND y NOR, y dibuje la forma de onda de cada punto según la forma de onda de entrada.
(Prueba escrita de Infineon)
38. Para implementar la lógica (A XOR B) o (C y D), elija una de las siguientes lógicas y explique el motivo.
¿Qué? 1)inv 2)y 3)o 4)NAND 5)nor 6)XOR Respuesta: NAND (desconocido)
39. (Huawei)
40. Déjame darte dos circuitos de puerta para analizar las similitudes y diferencias. (Huawei)
41, implementado con un circuito simple, cuando la entrada A, la forma de onda de salida B es... (Shilan Microelectronics)
42, A, B, C, D , E Al votar, la mayoría obedece a la minoría y la producción es F (es decir, si la proporción de 1 en A, B, C, D y E es 0,
, entonces la producción de f es 1, de lo contrario f es 0), implementado mediante puertas NAND, y el número de entradas no está limitado. (Desconocido)
43. Utilice formas de onda para representar las funciones de los flip-flops D. (Prueba escrita de Yang Zhi Electronics)
44. Utilice puertas de transmisión e inversores para construir flip-flops de borde. (Prueba escrita electrónica de Yang Zhi)
45. Utiliza un lógico para dibujar un flip-flop D. (VIA 2003.11.06 Preguntas del examen escrito de Shanghai)
46. Dibuje el diagrama de estructura de DFF e impleméntelo con verilog. (vía)
47. Dibuje el diagrama del circuito y el diseño del pestillo CMOS D. (Desconocido)
48. La diferencia entre d flip-flop y d latch. (Entrevista con Xintai Hardware)
49. Describa brevemente las similitudes y diferencias entre latch y filp-flop. (Desconocido)
50. Los conceptos y diferencias entre LATCH y DFF. (Desconocido)
51. La diferencia entre pestillos y registros. ¿Por qué se utilizan tanto los registros ahora? Descripción del comportamiento de cómo se generan los pestillos.
(Puente Nanshan)
52. Utilice el flip-flop D para hacer un circuito de dos partes y pregunte cuál es el diagrama de estado. (Huawei)
53. ¿Dibuje un circuito lógico que utilice un flip-flop D para lograr una división de frecuencia 2x? (Prueba escrita de Hanwang)
54. ¿Cómo utilizar el flip-flop D y la puerta NOR para formar un circuito divisor de dos frecuencias? (Prueba escrita de Eastcom)
¿Cuántos circuitos flip-flop se necesitan además de 55 y 16? (Intel) dividir por 16?
56. Diseño de un sumador de 1 bit con flip-flops y puertas lógicas, acarreo de entrada y etapa de corriente, y salida.
Transferencia y siguiente etapa. (Desconocido)
57. Utilice el flip-flop D para contar cuaternarios. (Huawei)
58. Implementar un contador Johnson de N bits, N=5. (Puente Nanshan)
59. Diseñe un contador de bucle de siete dígitos con un valor inicial preestablecido en un método de diseño familiar. ¿Qué tal 15? (Shi Lan
Microelectrónica)
60 Para el diseño de circuitos digitales, por supuesto preguntaré sobre Verilog/VHDL, como el diseño de contadores. (Desconocido)
La diferencia entre 61 y la asignación bloqueante y no bloqueante. (Puente de Nanshan)
62. Escriba un módulo verilog para flip-flop d asíncrono.
(Examen escrito de electrónica Yang Zhi)
Módulo dff8 (reloj, reinicio, d, q);
Entrada clk
Reinicio de entrada;
Entrada[7:0]d;
Salida[7:0]q;
reg[7:0]q;
Siempre @ ( posedge Clock o posedge reset)
Si (reset)
q lt= 0;
Otro
q lt= d;
p>
Módulo final
63. ¿Descripción de Verilog sobre el uso del flip-flop D para realizar una división de frecuencia 2 veces? (Prueba escrita de Hanwang)
Módulo divide2(clk, clk_o, reset);
Entrada clk, reset;
Salida clk_o;
Entrar cable;
Registrarse fuera;
Siempre @ (reloj posedge o reinicio posedge)
si (reiniciar)
out lt = 0;
Otro
out lt= in
Asignación in = ~ out
Asignación clk _ o = out
Módulo final
64. Los dispositivos lógicos programables son cada vez más importantes en el diseño electrónico moderno. Me gustaría preguntar: a) ¿Conoce los dispositivos lógicos programables?
¿Qué fragmentos hay? b) Pruebe VHDL o VERILOG y pueda describir la lógica de un flip-flop D de 8 bits. (Prueba escrita de Hanwang)
PAL, PLD, CPLD, FPGA.
Módulo dff8 (reloj, reinicio, d, q);
Entrada clk
Restablecimiento de entrada;
Entrada d;
Salida q;
reg q
Siempre @ (reloj planteado); o posedge reset)
Si (reset)
q lt= 0;
Otro
q lt= d;
Módulo de terminal
65. Utilice HDL para describir el circuito sumador completo de cuatro bits y división por 5. (Shilan Microelectronics)
66. Utilice VERILOG o VHDL para escribir un código para implementar un contador de 10 decimales. (Desconocido)
67. Utilice VERILOG o VHDL para escribir código para eliminar fallas. (Desconocido)
68. La cuestión de una máquina de estados se implementa usando verilog (pero esta máquina de estados está muy mal dibujada y puede malinterpretarse fácilmente.
).( VIA 2003.11. 06 preguntas del examen escrito de Shanghai)
69. Describe el diseño de los semáforos. (Shilan Microelectronics)
70. Dibuja una máquina de estado que acepte máquinas expendedoras de periódicos de 1, 2 y 5 centavos, cada periódico cuesta 5 centavos. (Prueba escrita electrónica de Yang Zhi)
71. El vendedor de refrescos sólo puede poner tres tipos de monedas y tú tienes que recuperar el dinero correctamente.
Cuenta. (1) Dibujar fsm (máquina de estados finitos); (2) Usar programación verilog y la sintaxis debe ajustarse al diseño de fpga.
Requisitos. (Desconocido)
72. Diseñar una máquina expendedora automática de bebidas. Las bebidas cuestan 10 céntimos, las monedas 5 céntimos y 10 céntimos, considera cambio: (1).
Dibujar fsm (máquina de estados finitos); (2) Programa con verilog, y la sintaxis debe cumplir con los requisitos de diseño fpga.
Herramientas disponibles en ingeniería y en general; procesos de diseño. (Desconocido)
73. Dibuje un diagrama de estado que pueda detectar 10010 cadenas e impleméntelo con verilog. (vía)
74. Utilice una máquina de estados finitos para implementar el módulo de detección de secuencia de 101101. (Puente Nanshan)
A es el terminal de entrada y B es el terminal de salida.
Si la entrada continua de A es 1101, la salida de B es 1; de lo contrario, es 0.
Por ejemplo, A: 0001100101010010010065438.
b：0000000000100100000000
Dibuje la máquina de estados;; Utilice RTL para describir su máquina de estados. (Desconocido)
75. Utilice verilog ddl para detectar cadenas específicas en la secuencia (escritas por máquinas de estado con diferentes estados). (Philips-Datang
Prueba escrita)
76. Utilice verilog hdl para escribir un controlador FIFO (incluidas señales vacías, llenas y medio llenas). (Prueba escrita de Philips-Datang)
77. Un usuario existente necesita un producto de circuito integrado y requiere las siguientes funciones: y=lnx, donde x.
La señal de entrada es un número entero binario de 4 bits. y es una salida decimal binaria y requiere dos decimales. El voltaje de la fuente de alimentación es de 3~5v.
Después de que la empresa recibe el proyecto, usted es responsable del diseño del producto e intenta discutir todo el proceso de diseño del producto. (Shi·
Electrónica)
78. ¿Cuál es la diferencia entre sram, memoria flash y dram? (Entrevista con Xintai Hardware)
79. Proporcione el diagrama esquemático de una DRAM de un solo tubo (Yang Songhua, Feng Maoguan, autores de "Basics of Digital Electronic Technology", Xidian Edition, página 205, Figura 9). )
- 14b), preguntó si hay alguna manera de mejorar el tiempo de actualización, siempre hay cinco preguntas, no puedo recordarlas todas. (Reduzca la temperatura.
grado, aumente la capacidad de almacenamiento del capacitor) (prueba escrita de Infineon)
Dibuje el diagrama esquemático de una celda SRAM ordinaria con 6 transistores e indique
¿Qué nodos pueden almacenar datos y qué nodos están controlados por líneas de palabras? (Aprobar preguntas de prueba)
Circuit Design-Beijing-03.11.09)
81, sustantivos: sram, ssram, sdram
Sustantivos IRQ, BIOS, USB , VHDL, SDR
IRQ: Solicitud de interrupción
Sistema básico de entrada y salida
USB: Bus serie universal
VHDL: Hardware VHIC Lenguaje descriptivo
SDR: Velocidad de datos única