¿Qué es un sistema de alineación de reloj? (Diseño de circuito integrado)
Un diseño de sistema de reloj basado en un bucle de bloqueo de fase
Fecha de Internet: 13 de septiembre de 2003
Recomendar la versión impresa a colegas y enviar consultas
Este artículo presenta el diseño de un sistema de reloj de procesador de alto rendimiento basado en tecnología CMOS. La frecuencia de diseño es de 200MHz y el ruido de fase del VCO es -110dBC/Hz@100kHz. El autor analiza en detalle la estructura y composición del bucle de bloqueo de fase e introduce el método de diseño para eliminar el ruido. VSPACE=12 HSPACE=12 ALT="Figura 1: El bucle de bloqueo de fase se utiliza en la generación de relojes.">
El bucle de bloqueo de fase se utiliza ampliamente en el diseño de sistemas de relojes, incluida la sincronización de fases y la multiplicación de relojes. etc. aplicación. Por lo general, cuando la frecuencia de funcionamiento del chip es superior a cierta frecuencia, es necesario eliminar la diferencia de fase entre el reloj dentro del chip y el reloj fuera del chip causada por la unidad de reloj interna del chip. El PLL integrado dentro del chip. puede eliminar este retraso del reloj. Además, la lógica de la cadena de control de muchos chips requiere un reloj con un ciclo de trabajo del 50%, por lo que se requiere una fuente de reloj que sea el doble. El PLL integrado dentro del chip puede sintetizar el reloj externo en esta fuente de reloj.
El PLL integrado en el sistema se puede activar internamente, lo que es más rápido y preciso que el disparo externo, y puede evitar eficazmente algunos problemas relacionados con la integridad de la señal. Otra característica notable del PLL integrado en el sistema es que al ajustar los parámetros en el búfer del árbol de reloj ubicado en el bucle de retroalimentación del bucle de bloqueo de fase, el bucle de bloqueo de fase puede generar relojes centrales en diferentes múltiplos en relación con la frecuencia del reloj de entrada de referencia. El ajuste puede garantizar que el chip tenga una sincronización rápida y una transmisión de datos eficiente entre circuitos de interfaz externos.
En el diseño de sistemas de reloj de procesador de alto rendimiento, generalmente se requiere un bucle de bloqueo de fase para generar un reloj en el chip. Este artículo utiliza un diseño de sistema de reloj de 200MHz como ejemplo para presentar un diseño de sistema de reloj basado en un bucle de bloqueo de fase, en el que la frecuencia de referencia de entrada es de 25MHz, el ruido de fase es -100dBc/Hz@100kHz y el voltaje controlado La ganancia del oscilador es de 380 MHz/V. El voltaje de funcionamiento es de 5 V. Los resultados de las simulaciones y pruebas muestran que el diseño puede cumplir con los requisitos del sistema.
Estructura del bucle
La estructura de generación de reloj basada en el bucle de bloqueo de fase se muestra en la Figura 1: la señal de reloj de referencia externa de 25 MHz o reloj de bus (BusCLK) ingresa primero a un receptor. El buffer debe pasar a través de un divisor de frecuencia antes de ingresar al detector de frecuencia de fase (PFD). El coeficiente de división de frecuencia es M1 para obtener φi en la Figura 1, que luego se compara con la señal de retroalimentación interna Фo del divisor de frecuencia M6 en el PFD. Se obtiene la señal de error Фe, que será utilizada como entrada de la bomba de carga y red de filtrado para controlar el oscilador controlado por voltaje (VCO). VSPACE=12 HSPACE=12 ALT="Figura 2: Estructura del detector de fase.">
La salida del VCO primero se divide por M3 y luego se almacena en un buffer para generar el reloj principal PClk del sistema. Al mismo tiempo, el reloj principal pasa a través de la red de distribución de relojes del árbol H antes de ingresar al divisor de frecuencia M6 y finalmente regresa al detector de fase, formando así todo el circuito de retroalimentación. Desde una perspectiva de equilibrio, las dos entradas del PFD deben ser consistentes en frecuencia y fase, por lo que la relación resultante entre el reloj del núcleo del chip y el reloj del bus de entrada, fpclk/fbus, debe ser igual a M6/M1. Al cambiar los valores de M6 y M1, se pueden obtener múltiplos enteros o fraccionarios de la frecuencia del reloj de entrada. Dado que el chip requiere que el reloj no pueda desviarse, el ciclo de trabajo del reloj de salida y la capacidad de ajuste de fase del sistema deben ser insensibles a los cambios en el entorno y los parámetros del proceso. La salida del VCO también se puede cambiar al divisor M5, y la salida resultante se puede usar como reloj para el caché secundario (L2). De la misma manera, fvco=M3×fpclk=M5×fL2CLK, la frecuencia de salida del caché de segundo nivel también se puede ajustar al valor ideal ajustando M3 y M1.
Análisis de composición del bucle
El bucle completo incluye módulos como detector de fase, filtro, oscilador controlado por voltaje, divisor de frecuencia, supresión de modo *** y detección de bloqueo. Los módulos se presentan a continuación:
1. Detector de fase VSPACE=12 HSPACE=12 ALT="Figura 3: Estructura del oscilador controlado por voltaje.
">
La señal de salida generada por el detector digital de frecuencia y fase puede expresar la información relativa de adelanto o retraso de frecuencia y fase, y luego enviarse a la bomba de carga. Después de que llega la señal de reinicio, cada flanco ascendente de θi activa la señal "ARRIBA" hasta que llega un flanco ascendente de θo, finalizando así el estado de configuración ARRIBA y pasando al estado de reinicio del sistema De manera similar, si el flanco ascendente de θo llega antes de θi, se establece "ABAJO" hasta que llegue un flanco ascendente. de θi alcanza el estado de reinicio a menos que las dos fases y frecuencias de entrada estén muy cerca, es decir, entran en la llamada "zona muerta del detector de fase". Generalmente, el ancho del pulso es proporcional a la diferencia de fase entre los dos. entradas. La estructura del detector de fase es como se muestra en la figura 2.
2. Oscilador controlado por voltaje
El oscilador controlado por voltaje es un componente clave en el bucle de bloqueo de fase. Hay muchas estructuras en aplicaciones prácticas. La Figura 3 es una estructura de uso común. La unidad de retardo D es el componente clave de todo el bucle y la unidad de selección M es responsable de seleccionar diferentes canales de datos. Como se puede ver en la Figura 3, todo el oscilador controlado por voltaje está construido sobre un oscilador de anillo con unidad de retardo interno, en comparación con el oscilador controlado por voltaje de tipo sumidero de corriente y de modulación de corriente, este tipo de oscilador de anillo diferencial es muy ampliamente utilizado. Se utiliza en circuitos de generación de reloj de chip y tiene una unidad de retardo incorporada. El oscilador controlado por voltaje tiene una ganancia VCO relativamente baja, por lo que es muy adecuado para el control diferencial y la implementación de circuitos en la ruta de la señal. La frecuencia de funcionamiento del oscilador con una unidad de retardo incorporada de baja ganancia es significativamente mayor que la de un bucle de alta ganancia, porque el ruido se desacopla fácilmente en una estructura de baja ganancia. generalmente limitado Para garantizar la monotonicidad del bucle, la relación entre los límites superior e inferior generalmente debe ser inferior a 2:1, pero también se puede utilizar seleccionando el coeficiente proporcional del divisor de frecuencia apropiado o agregando capacidades de programación a la ruta de la señal del VCO. , el rango de frecuencia operativa se puede aumentar de manera efectiva VSPACE=12 HSPACE=12 ALT="Figura 4: Curva de ruido VCO. ">
El rango de frecuencia del oscilador controlado por voltaje depende del retardo más largo y más corto en la ruta, como se muestra en la Figura 3. El cuadro de puntos periférico representa la ruta de la frecuencia máxima fh, que va a través de 3 unidades de retardo D y una unidad de selección M. El cuadro de puntos interior representa la ruta de la frecuencia mínima fl. Su camino incluye 6 unidades de retardo D y una unidad de selección M. La selección de diferentes unidades también afectará la ganancia del. oscilador controlado por voltaje y el centro del bucle. El rango de frecuencia se puede determinar individualmente usando múltiples interruptores para seleccionar diferentes rutas de retardo, lo que permite ajustar el rango de frecuencia del VCO de manera muy flexible, mucho más allá del rango de frecuencia determinado por la ganancia del VCO. /p>
Figura 3. La unidad de retardo y la unidad de selección en el amplificador pueden basarse en un amplificador diferencial acoplado a fuente tipo PMOS. Este tipo de amplificador tiene una carga tipo NMOS. También puede realizar control por voltaje. Ajuste de oscilación, principalmente ajustando el voltaje y cambiando la línea de carga efectiva. El estado de alta resistencia de la fuente de corriente aumenta la supresión del ruido de la fuente de alimentación de los componentes del acoplamiento de la fuente. Al mismo tiempo, el pozo N también aísla eficazmente una gran cantidad. de ruido en el sustrato tipo P, lo que aumenta el rendimiento de supresión de ruido del sistema.
Resultados de la simulación
Utilice SpectreRF en Cadence para simular el circuito diseñado, utilizando 0,6 μm, 3 V/5 V. Parámetros de proceso CMOS de doble poli (doble poli), doble aluminio (doble metal) El VCO es un bucle de bloqueo de fase en el módulo clave, realice análisis de PSS y PNoise en el VCO, y se puede obtener su gráfico de ruido de fase. como se muestra en la Figura 4. El ruido de fase a 100 kHz es de aproximadamente -110 dBc/Hz. La Figura 5 es la curva de ganancia del VCO, y la ganancia es de aproximadamente 380 MHz/V, tiene buena linealidad. resumen
Dado que el bucle de bloqueo de fase contiene circuitos analógicos, la interferencia de ruido también es un problema que debe superarse en el diseño de circuitos digitales grandes. El ruido de la fuente de alimentación afecta el funcionamiento del circuito analógico en el. bucle de bloqueo de fase el período del reloj de salida cambiará debido a la influencia del ruido de la fuente de alimentación u otras fuentes de interferencia (como el ruido térmico del tubo MOS). Esto generalmente se denomina "jitter del reloj" de salida y afectará directamente al máximo. frecuencia de funcionamiento del circuito integrado porque reducirá los ciclos de reloj disponibles. A medida que los ciclos de reloj disponibles disminuyen, los circuitos digitales en la ruta crítica no podrán procesar datos durante el tiempo suficiente en un ciclo. Esto conduce directamente al llamado ". error de ruta crítica".
Además, cuando hay interferencias de chips de alta potencia o un circuito híbrido digital-analógico ataca el sustrato, el impacto del ruido de la fuente de alimentación es más obvio. VSPACE=12 HSPACE=12 ALT="Figura 5: Curva de ganancia de VCO.">
La desviación de frecuencia Δfout y la desviación de fase Δθout causadas por la fuente de ruido con frecuencia fm en el extremo de salida se pueden expresar como :
p>
Δθout=Δfout/fm
El rendimiento del ruido de alta frecuencia y el ruido de baja frecuencia también es muy diferente debido a diferentes mecanismos de generación, por lo que la supresión Los métodos adoptados en diferentes aplicaciones tampoco son iguales. El ruido de baja frecuencia generalmente incluye ondulación de la fuente de alimentación, ruido térmico aleatorio de resistencias y transistores, ruido de parpadeo aleatorio de transistores, etc. El ruido de alta frecuencia proviene principalmente de la inversión de alta velocidad de los circuitos digitales y de la rápida conmutación de los componentes de control del chip. En el diseño del reloj del chip, este tipo de ruido domina. Debido a que la frecuencia del ruido de alta frecuencia es relativamente alta, el desplazamiento de fase Δθout generado es relativamente pequeño. Generalmente, el ruido de alta frecuencia se describe como "jitter" periódico.
Los bucles de bloqueo de fase clásicos contienen circuitos analógicos, por lo que son muy sensibles al ruido. Para los bucles de bloqueo de fase integrados en chip, generalmente se utilizan las siguientes medidas para eliminar el ruido:
1. Rodee todo el circuito bloqueado de fase con cables de alimentación y de tierra. La bobina de tierra puede mantener estable el potencial del sustrato alrededor del bucle de bloqueo de fase, y el potencial del sustrato constante puede suprimir el ruido. La mayor parte del ruido introducido por la unidad de entrada-salida y otros circuitos lógicos se introduce a través del acoplamiento del sustrato.
2. Separe las líneas eléctricas del bucle de bloqueo de fase de las líneas eléctricas de otros sistemas en el chip. Debido a que a menudo ocurren grandes corrientes instantáneas en la parte del circuito lógico o en la parte del circuito de interfaz, el potencial de la fuente de alimentación principal cambia continuamente. Los cambios constantes en el voltaje de la fuente de alimentación afectarán la función de supresión de ruido del bucle de bloqueo de fase. Por lo tanto, al diseñar la fuente de alimentación y la tierra del bucle de bloqueo de fase, se debe considerar separar la parte de la fuente de alimentación principal y la parte de bloqueo de fase. parte de la fuente de alimentación del bucle y utilice pines separados.
3. Coloque el pin de entrada del bucle de bloqueo de fase al lado del bucle de bloqueo de fase para evitar que se vea afectado por fluctuaciones de la fuente de alimentación y otras interferencias.