Acerca de la codificación de circuitos integrados
Categoría: Computadora/Red gt; Hardware
Descripción del problema:
Vi HYUNDAI COREA escrito en un circuito integrado
HY57V64820HG
0122TA T-H
¿Qué número es el código?
Si lo sabes, por favor cuéntame su estructura interna.
¡Gracias por tu ayuda! !
Análisis:
HY57V64820HG 0120TA T-H es una memoria moderna
El nuevo número de chips de memoria SDRAM modernos
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HY │X X │X │X X │X │X │X │- │X
A │ B │C │D │E │F │G │H │I │J │K │ │L │M
——┴——┴—┴—— ┴——┴—┴—┴—┴—┴—┴—┴—┴—┴—
El campo A consta de HY, que representa el prefijo de los chips de memoria modernos (Hynix).
El campo B indica el tipo de producto. 57 representa la memoria SDRAM.
El campo C indica la tensión de funcionamiento. V representa que el voltaje de VDD es de 3,3 V, el voltaje de VDDQ es de 3,3 V; Y representa que el voltaje de VDD es de 3,0 V, el voltaje de VDDQ es de 3,0 V; U representa que el voltaje de VDD es de 2,5 V, y el voltaje de VDDQ es de 2,5 V; El voltaje VDDQ es 1,8 V; S representa que el voltaje VDD es 1,8 V y el voltaje VDDQ es 1,8 V/
El campo D representa la densidad y la velocidad de actualización. 16 representa una densidad de 16 Mbit y una velocidad de actualización de 2K; 32 representa una densidad de 32 Mbit y una velocidad de actualización de 4K; 64 representa una densidad de 64 Mbit y una velocidad de actualización de 4K; Densidad de 256 Mbit, velocidad de actualización de 8K; 12 representa densidad de 512 Mbit, velocidad de actualización de 8K.
El campo E representa la estructura de la memoria. 4 representa x4; 8 representa x8; 16 representa x16;
El campo F indica que el chip de memoria está compuesto por varios bancos. 1 representa 2Bank; 2 representa 4Bank.
El campo G representa la interfaz eléctrica. 0 representa LVTTL; 1 representa SSTL_3.
El campo H indica la versión revisada del chip de memoria. En blanco o H representa la 1.ª edición; A o HA representa la 2.ª edición; B o HB representa la 3.ª edición; C o HC representa la 4.ª edición. También existen algunas reglas de numeración especiales, como por ejemplo: HY57V64420HFT es la séptima edición; HY57V64420HGT y HY57V64820HGT son la octava edición; HY57V28420AT es la tercera edición;
El campo I indica la capacidad de consumo de energía. El espacio en blanco representa el consumo de energía normal; L representa el consumo de energía de generación; S representa el consumo de energía de súper generación.
El campo J indica el método de empaquetado del chip de memoria. T representa el paquete TSOP; K representa el paquete Stack (Tipo 1); J representa el paquete Stack (Tipo 2).
El campo K indica el material de embalaje del chip de memoria. El blanco representa normal; P representa libre de Pb; H representa libre de halógeno; R representa libre de halógeno;
El campo L representa la identificación de velocidad del chip de memoria. 5 representa 200 MHz; 55 representa 183 MHz; 6 representa 166 MHz; 7 representa 143 MHz; K representa PC133 (CL = 2); (CL=3); 10 representa 100MHz.
El campo M indica el tipo de temperatura de funcionamiento (este campo también se puede dejar en blanco). I representa la temperatura industrial; E representa la temperatura expandida.
Estructura interna Estructura y comandos de SDRAM
SDRAM es una memoria dinámica de acceso aleatorio de alta velocidad con una interfaz síncrona. Este artículo utiliza el KM416S1120D del grupo 512K×16Bit×2 de Samsung. La interfaz síncrona y la estructura de canalización interna de SDRAM permiten el almacenamiento de datos externos de alta velocidad. Su diagrama de bloques de estructura interna se muestra en la Figura 1.
Todas las entradas y salidas de SDRAM están sincronizadas con el flanco ascendente del reloj del sistema CLK, y los comandos de control de SDRAM se generan mediante la combinación de señales de entrada RAS, CAS y WE. se muestra en la Tabla 1.
Cuando opere específicamente SDRAM, primero debe configurar el registro de modo a través del comando MRS para determinar el retraso de la dirección de la columna, el tipo de ráfaga, la longitud de la ráfaga y otros modos de trabajo de la SDRAM y luego activar el grupo de la SDRAM correspondiente; dirección a través del comando ACT, e ingrese la dirección de la fila al mismo tiempo, luego ingrese la dirección de la columna a través del comando RD o WR, y lea o escriba los datos correspondientes en la dirección correspondiente una vez completada la operación, use el comando PCH; o comando BT para finalizar la operación de lectura o escritura. Cuando no hay ninguna operación, los datos deben actualizarse con el comando ARF cada 32 ms (línea 2048) para evitar la pérdida de datos.
2 Características del EPLD de la serie FLEX10K
El EPLD de la serie FLEX10K es el primer dispositivo lógico programable integrado de la industria. Está compuesto principalmente por un bloque de matriz integrado (EAB), un bloque de matriz lógica (. Se compone de LAB), canal de cableado rápido (FastTrack) y unidad de E/S, y tiene las siguientes características:
(1) La matriz integrada para realizar funciones macro y la matriz lógica para realizar funciones ordinarias están integrados en el chip;
p>
(2) Tiene de 10 000 a 250 000 puertas disponibles;
(3) Admite interfaces de E/S multivoltaje, cumple con PCI regulaciones de bus y tiene un circuito de prueba de escaneo de límites JTAG incorporado;
(4) Estructura de cableado continuo de canal rápido que puede predecir rápidamente retrasos en la conexión
(5) Hasta 6; señales de reloj global y 4 señales de borrado global;
(6) pines de E/S de función mejorada, cada pin tiene un control de habilitación de salida de tres estados independiente y todos tienen opciones de drenaje abierto.
3 Diseño de interfaz TMS320C5402 y SDRAM
El diagrama de bloques del circuito de interfaz TMS320C5402 y SDRAM se muestra en la Figura 2.
La interfaz de comando decodifica principalmente la dirección SDRAM y los comandos de operación enviados por el DSP (consulte la Tabla 1 para la codificación de comandos). El control de actualización sincroniza principalmente la actualización de datos SDRAM para garantizar que se actualicen 2048 líneas de datos; 32 ms; el circuito de arbitraje Arbitra principalmente comandos de lectura y escritura y comandos de actualización para evitar operaciones simultáneas y evitar la pérdida de datos. El generador de comandos se utiliza principalmente para generar varias secuencias de tiempo para controlar SDRAM, lectura completa, escritura y actualización de SDRAM; al mismo tiempo controla las operaciones de lectura y escritura de FIFO; FIFO es el canal de datos entre DSP y SDRAM, con una profundidad de 256. Su función es aprovechar al máximo las funciones de lectura y escritura en ráfaga de SDRAM, mejorar la velocidad del sistema y simplificar el diseño del software DSP.
3.1 Interfaz de comando y diseño del circuito de control de actualización
El circuito de interfaz de comando consta principalmente de un registro de comando, un decodificador de comando, un pestillo de dirección de fila y columna SDRAM y un registro de modo.
El registro de comando se asigna al espacio de E/S 0001H del DSP, los pestillos de dirección de fila y columna de SDRAM se asignan al espacio de E/S 0002H y 0003H del DSP respectivamente, y el registro de modo se asigna al espacio de E/S 0001H del DSP. espacio 0004H del DSP Los comandos de control específicos y la asignación de direcciones de E/S se muestran en la Tabla 2 y la Tabla 3.
Cada vez que el DSP realiza una operación de lectura o escritura, primero escribe las direcciones de fila y columna de SDRAM en su espacio de E/S 0002H y 0003H, y luego escribe el comando de control en el espacio de E/S 0001H. Y el comando se decodifica según el comando en el registro de comando, el dispositivo decodifica y envía una solicitud de lectura y escritura al circuito de arbitraje.
El circuito de control de refresco está compuesto principalmente por 1562 contadores. Dado que la frecuencia de reloj del TMS320C5402 es de 100 MHz, la SDRAM requiere que se actualicen 2048 líneas de datos en 32 ms, por lo que el valor del contador debe ser inferior a:
32 ms/2048/0,01 μs = 1562,5. Cuando el contador llega a 1562 veces, el circuito de control de actualización envía una solicitud de actualización al circuito de arbitraje.
3.2 Diseño del circuito de arbitraje y generador de comandos
El circuito de arbitraje recibe el comando decodificado por el módulo de interfaz de comando y la solicitud de actualización del módulo de control de actualización, y genera comandos de control apropiados, entre cual la solicitud de actualización tiene prioridad. Cuando el comando del DSP y la solicitud de actualización del módulo de control de actualización llegan al mismo tiempo, primero se realiza la operación de actualización y luego se ejecuta el comando del DSP. Esto evita la pérdida de datos de SDRAM. Se puede observar que el circuito de arbitraje es esencialmente un selector de prioridades.
El generador de comandos genera principalmente el tiempo de control de lectura, escritura y actualización de SDRAM (consulte la Referencia 1 para conocer el tiempo específico) y las señales de control de lectura y escritura de FIFO para realizar diversas operaciones en SDRAM. La máquina de estados tipo Mealy se puede implementar fácilmente utilizando el lenguaje VHDL. Su diagrama de transición de estados se muestra en la Figura 3.
3.3 Diseño FIFO
El circuito FIFO es el canal para el intercambio de datos entre DSP y SDRAM. El circuito FIFO puede realizar efectivamente la lectura y escritura de SDRAM por DSP. El circuito FIFO se asigna al espacio de E/S 0000H del DSP (consulte la Tabla 2). Cada vez que el DSP lee o escribe en la SDRAM, opera en el espacio de E/S 0000H del DSP, lo que simplifica el software del DSP. diseño. Utilizando el bloque de matriz integrado interno (EAB) y la biblioteca de módulos parametrizados (LPM) del EPLD de la serie FLEX10K, se puede construir rápidamente un circuito FIFO de 256 × 16 y el diseño FIFO es relativamente simple. La descripción de VHDL es la siguiente (nota para agregar la biblioteca LPM al comienzo del programa):
FIFO256 CSFIFO
GENERIC MAP LPM_WIDTH ＜＝ LPM_NUM－
PALABRAS ＜＝ 256?;
Datos del MAPA DEL PUERTO ＜＝ ?LPM_WIDTH-1 DOWNTO 0?
wreq ＜＝ wr;
reloj ＜＝ clk50; relojx2 ＜＝ clk100;
clr ＜＝ clr; ＜＝ sclr;
vacío ＜＝ vacío; >q＜ =q?LPM_WIDTH-1 ABAJO A 0?;